上月，三星代工(Samsung Foundry)部门悄然宣布，其定于 2022 年 2 季度开始使用 3GAE 技术工艺来生产芯片。作为业内首个采用 GAA 晶体管的 3nm 制程工艺，可知这一术语特指“3nm”、“环栅晶体管”、以及“早期”。不过想要高效地制造 GAA 晶体管，晶圆厂还必须装备全新的生产工具。而来自应用材料(Applied Materials)公司的下一代工具，就将为包括三星在内的晶圆厂提供 GAA 芯片的制造支持。

新工艺有望实现更低功耗、更高性能和晶体管密度，以迎合芯片设计人员的需求。然而近年来，这种组合一直难以实现 —— 随着晶体管尺寸的缩减，晶圆厂必须克服漏电等负面影响。

为在晶体管尺寸缩放的同时、维持其性能与电气参数，芯片行业已于 2012 年开始，从平面型晶体管过渡到 FinFET(鳍式场效应晶体管)，以通过使栅极更高来增加晶体管沟道和栅极之间的接触面积。

转眼十年过去，随着晶体管间距逐渐接近原子级，其负面影响开始更多地显现。受制于此，FinFET 工艺创新的步伐也正在放缓。

自 英特尔 在十多年前推出其基于 22nm 的 FinFET 技术以来，未雨绸缪的芯片制造商们，就已经在探索如何转向下一代环栅技术方案。

顾名思义，环栅场效应晶体管(GAAFET)的沟道是水平的、且所有四个侧面都被栅极包围，因而很好地化解了与漏电相关的尴尬。

但这还不是 GAAGET 的唯一优势，比如在基于纳米片 / 纳米带的 GAAFET 中，晶圆厂还可调整沟道宽度、以获得更高性能或降低功耗。

三星的 3GAE 和 3GAP 工艺，就是用了所谓的纳米带技术。该公司甚至将其 GAAFET 称为多桥通道场效应晶体管(MBCFET)，以和纳米线竞争方案划清界限。

关键词： 制程工艺 环栅晶体管 三星的新工艺 沟道宽度